萊迪思半導(dǎo)體公司（Lattice）今天宣布推出PAC- Designer混合信號(hào)設(shè)計(jì)軟件6.1版本，更新支持萊迪思的Platform Manager、Power ManagerII和ispClock 器件�，F(xiàn)在用Platform Manager器件進(jìn)行設(shè)計(jì)的用戶將能夠訪問今天宣布的Lattice Diamond 1.3軟件設(shè)計(jì)環(huán)境。PAC－Designer 6.1和Diamond 1.3設(shè)計(jì)軟件工具的整合將使Platform Manager產(chǎn)品成為實(shí)現(xiàn)更先進(jìn)的數(shù)字設(shè)計(jì)的選擇。一個(gè)自動(dòng)化的模擬環(huán)境是設(shè)計(jì)軟件整合的主要優(yōu)勢(shì)，而以前Platform Manager設(shè)計(jì)人員沒有這樣的環(huán)境。
萊迪思器件和解決方案的營銷總監(jiān)Shakeel Peera說道，“有了PAC－Designer 6.1和Lattice Diamond 1.3軟件的整合，我們的用戶將能夠以更高的效率設(shè)計(jì)和模擬Platform Manager器件，同時(shí)仍然能夠方便地使用廣泛認(rèn)可的PAC-Designer軟件。”
新的自動(dòng)模擬功能
無論是通過Platform Manager的內(nèi)部CPLD控制測(cè)試關(guān)鍵的模擬I/O引腳的功能，或是在Platform Manager的FPGA控制部分內(nèi)，檢查用Verilog或VHDL編寫的增強(qiáng)數(shù)字控制功能的整合，PAC-Designer 6.1軟件無縫地與Diamond 1.3設(shè)計(jì)工具相集成，以編譯整個(gè)設(shè)計(jì)，構(gòu)建必要的激勵(lì)模板文件，然后在Aldec公司的Active-HDL模擬器內(nèi)自動(dòng)生成初始時(shí)序波形。在PAC-Designer 6.1軟件中對(duì)先前復(fù)雜的手工設(shè)計(jì)流程進(jìn)行了優(yōu)化和自動(dòng)化處理，生成所有必要的設(shè)計(jì)文件，只需點(diǎn)擊鼠標(biāo)就能提供初始時(shí)序流程圖。
無論是通過Platform Manager的內(nèi)部CPLD控制測(cè)試關(guān)鍵的模擬I/O引腳的功能，或是在Platform Manager的FPGA控制部分內(nèi)，檢查用Verilog或VHDL編寫的增強(qiáng)數(shù)字控制功能的整合，PAC-Designer 6.1軟件無縫地與Diamond 1.3設(shè)計(jì)工具相集成，以編譯整個(gè)設(shè)計(jì)，構(gòu)建必要的激勵(lì)模板文件，然后在Aldec公司的Active-HDL模擬器內(nèi)自動(dòng)生成初始時(shí)序波形。在PAC-Designer 6.1軟件中對(duì)先前復(fù)雜的手工設(shè)計(jì)流程進(jìn)行了優(yōu)化和自動(dòng)化處理，生成所有必要的設(shè)計(jì)文件，只需點(diǎn)擊鼠標(biāo)就能提供初始時(shí)序流程圖。
全面的模擬和數(shù)字設(shè)計(jì)支持
PAC-Designer 6.1軟件為模擬工程師提供了一個(gè)基于GUI的設(shè)計(jì)方法，它使用直觀的對(duì)話框配置Platform Manager的模擬部分；LogiBuilder設(shè)計(jì)方法將電源管理功能集成至芯片中的CPLD；LogiBuilder或Lattice Diamond Verilog/VHDL設(shè)計(jì)方法集成數(shù)字電路板的管理功能至Platform Manager器件的FPGA部分。
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